Pavel Dědourek

SPLD - Simple Programmable Programmable Logic Device

  • každý výstup popsán popsán rovnicí
  • jednoduché obvody s maticí AND-OR (PAL, GAL, PLA)
  • vyšší spotřeba
  • GAL = PAL + makro buňka OLMC ( Output Logic Macro Cell)
  • Vstupní pole, propojovací pole, pole hradel AND, propojovací pole, pole hradel OR, výstupní blok
  • CPLD - Coplex Programmable Programmable Logic Device

  • popsán jazykem VHDL
  • obvody využívající hierarchické uspořádání matic AND-OR
  • Programuje se EPROM, EEPROM
  • Například CoolRunner
  • FPGA - Field Programmable Programmable Gate Array

  • programovatelná hradlová pole
  • pravidelná struktura programovatelných logických bloků s vodorovnými či svislými propojovacími linkami a propojovacími maticemi
  • Programiovatelnost pomocí SRAM, antifuse (možné i jiné, ale nepoužívají se)
  • Základním stavebním prvkem konfigurovatelného logického bloku (CLB) je logická buňka (Logic Cell - LC). Logická buňka obsahuje čtyřvstupový funkční generátor, rychlou logiku přenosu a paměťový element. Každý konfigurovatelný logický blok (CLB) obvodů řady Spartan-II obsahuje čtyři logické buňky (LC) uspořádané do dvou shodných řezů (slice). Kromě čtyř logických buněk obsahuje CLB ještě logiku, která umožňuje kombinovat funkční generátory a tak bylo možné vytvořit logickou funkci pěti nebo šesti proměnných.

    MPLD - Mask Programmable Logic Device

    ASIC - Application Specific Integrated Circuit

  • Zakázkový obvod, není programovatelný
  • Přehled pamětí a technologií

    PaměťTechnologie
    SRAMCMOS
    EPROMUVCMOS
    EEPROMEECMOS
    FISEBipolarni
    ANTIFUSECMOS+

    Granualita

    Propojovací kritéria

  • propojitelnost
  • rychlost
  • Wire segment - nepřerušený kus vodiče
    Track - souslednost vodičů vedoucí jedním směrem
    Routing channel - více vodičů

    JTAG

    TCK: [Test Clock] has noting to do with the board or system clock. The Test Clock is used to load the test mode data from the TMS pin, and the test data on the TDI pin [on the rising edge]. On the falling edge test clock outputs the test data on the TDO pin. As with any clock pin this line needs to be terminated in order to reduce reflections

    TMS: [Test Mode Select Input] controls the operation of the test logic, by receiving the incoming data]. The value at the input on the rising edge of the clock controls the movement through the states of the TAP controller. The TMS line has an internal pull-up, so the input is high with no input.

    TDI: [Test Data Input] receives serial input data which is either feed to the test data registers or instruction register, but depends on the state of the TAP controller. The TDI line has an internal pull-up, so the input is high with no input.

    TDO: [Test Data Output] outputs serial data which comes from either the test data registers or instruction register, but depends on the state of the TAP controller. Data applies to the TDI pin will appear at the TDO pin but may be shifted of a number of clock cycles, depending on the length of the internal register. The TDO pin is high-Impedance.